晶片製程越小越好，那可以可以透過體積換效能嗎？

晶片很少說體積這個說法吧，我就當作你說的是電路

面積

吧。由於你說的是效能，我就以數位電路的效能為例子吧。

一般來說，

電路面積的增大

在很多時候是

可以提升電路效能

的，但是有些序列度很高的演算法是難以用增加面積的方法來提升效能的。

數位電路的效能一般用延時latency表示，latency越小表示從資料送入到資料處理完成消耗的時間越少，latency等於時鐘週期T乘以運算所需的週期數n。

時鐘週期T由一般電路的關鍵路徑（critical path）的延時所決定，關鍵路徑上有一個個的邏輯閘，這些邏輯閘的延時都是由工藝決定的。7nm的工藝下邏輯閘的延時就比14nm的工藝下的邏輯閘的延時要小，所以一般來說，7nm工藝下的電路的時鐘週期會比14nm的要小。

所以14nm的晶片效能要想追趕7nm的晶片，就只能在運算的週期數上面下功夫了，增大面積可以增加並行度，從而減小運算的週期數。

比如有一個運算需要做100個乘法。7nm的晶片只有一個乘法器，時鐘週期為5ns。14nm的晶片有兩個乘法器，時鐘週期為8ns。

那麼7nm的晶片上只有一個乘法器，那就需要100個週期才能算完這100個乘法，完成這個運算耗時5ns*100=500ns。

而14nm的晶片上有兩個乘法器，那麼14nm的晶片只需要50個週期就能完成100個乘法，完成這個運算耗時8ns*50=400ns。

從上面就可以看到14nm的晶片效能還超過了7nm的晶片，但代價是14nm的晶片使用了兩個乘法器，而7nm的晶片只用了一個乘法器。另外，14nm的乘法器的面積可能是7nm的乘法器面積的2倍。這樣14nm的晶片所消耗的面積就是7nm晶片的4倍。

所以結論就是，可以透過面積去換效能。

那為什麼大家都要絞盡腦汁的去追求新工藝呢？為什麼不用老工藝多花費一點面積呢？

假設14nm的工藝一個平方毫米的面積要花費1億元，7nm工藝一個平方毫米花費2億元。那上面的7nm的晶片花費的價格僅是14nm晶片的一半，但是效能上7nm晶片只比14nm晶片低20%。所以工藝的進步，最大的收穫就是成本的下降（當然摩爾定律似乎快要走到極限了）。此外，電路面積過大容易使得晶片在製造過程中產生缺陷，從而進一步增加成本。這就是為什麼大家都喜歡用新工藝的原因。