為什麼閘電路中與門要由與非門和非門組合而成？

Wang Kellen2018-03-15 10:58:57

並不是“閘電路”，而是CMOS閘電路才是這樣的，因為MOS管只有導通和截止兩種狀態，與邏輯是用兩個NMOS串聯，PMOS並聯實現的，NMOS和PMOS的邏輯其實是一樣的，弄成一對只是為了提高翻轉速度（因為NMOS擅長將輸出從1變成0，PMOS擅長從0變成1，因為NMOS是用來將輸出結果接地的，PMOS是用來將輸出接VDD的）。

在NMOS串聯的情況下，任何一個單獨的NMOS管截止（0態），輸出都是一定是沒有接地的（1態），只有兩個管子都導通（1態），輸出才會接地（0態），這樣產生的邏輯就是與非，如果你要與邏輯，後面就得再加個非門。

種花家的小兔子2018-03-15 13:29:22

首先這種閘電路的實現方式是在CMOS工藝下才能這樣實現。以下圖的一個兩輸入與門來解釋。

CMOS工藝下的數字閘電路一般是互補的實現方式，其中PMOS構成上拉網路，NMOS構成下拉網路。當A和B同時為高電平時，由N1、N2組成的下拉網路導通，而P1、P2組成的上拉網路關斷，此時節點Y處的電壓被拉至GND，用邏輯來描述就是當A＝1且B＝1時，Y＝0。這時實現的是與非的功能，所以要實現與門，還要在Y後接一個反相器，組成一個最簡單的上下拉網路，當Y＝0時，反相器的上拉PMOS導通，輸出OUT＝VDD，即輸出為1。這樣才能實現與的功能。

其他的CMOS邏輯閘設計同理。NMOS串聯實現與，並聯實現或，其PMOS互補網路與NMOS相反，PMOS並聯實現與，串聯實現或。

知乎使用者2018-03-17 04:52:48

可以，但是工程上不實際。

例如，理論上，兩個nmos串聯就相當於一個與門，比如說，下圖

在使用時，a接到高，b透過電阻接到地。如下：

這樣理論上在理想電路中是可以當與門用的，但是，實際中，你的高電平可能會不夠高，因為兩個mos的壓降，低電平狀態對於後面接的電路，也是有影響的。就不細細展開了。

簡而言之，你這個想法在cmos沒出現前有人想過類似的（BJT時期使用），具體的可以去查查RTL（resistor-transistor-logic）。在mos時期，也有一個從nmos邏輯，pmos邏輯到cmos邏輯的發展過程，去簡要了解一些對這個問題的理解就會更清楚了。

知乎使用者2018-03-20 02:26:53

當然可以，但是會帶來其他問題。

nmos輸入高電平時導通，pmos輸入低電平導通。如果我們用串聯的nmos傳輸低電平那就是實現與非門邏輯。那麼我們只要將串聯的nmos用來傳輸高電平就可以實現與門了啊，直接把cmos與非門的vdd和vss交換就可以實現與門效果。

但是，nmos傳輸高電平和pmos傳輸低電平有個問題叫做閾值損失。假設我們用nmos傳輸vdd的電壓，當輸出端電壓達到vdd-vth的時候，nmos的vgs小於vth，管子截止，輸出電壓無法繼續升高，所以輸出比輸入會低一個vth。同理，pmos傳輸低電平的時候也會使得輸出比輸入高一個vth。如果多級級聯，這個損失也會不斷積累，導致輸出擺幅越來越小。

進步進步在進步2018-03-22 09:31:39

pmos只能通低電平開啟，nmos通高電平開啟，pmos源極接電源，nmos源極接地。在這樣的限定下，只能搭出與非門，搭不出與。不信你試試。

想了想，其實題主可能疑惑在，為什麼pmos不能用來導通低電平，nmos不能用來導通高電平？拿NMOS為例，源端接VDD 3。3V，閾值電壓是0。7V，要想漏端輸出3。3V，那麼柵極電壓勢必得是4V，這樣Vgs=0。7V ≥Vth閾值電壓。然而系統中，最高電壓是3。3V，不可能讓柵極是4V，所以NMOS不能用於導通高電平。同理PMOS。以上的推論只侷限於數位電路中，數位電路中所有的管子全是飽和狀態，這樣才能像開關一樣開啟和關閉。