臺積電近期表示要啟動 2nm 工藝研發，有哪些值得關注的資訊嗎？
一直喝稀飯2019-06-19 19:20:16謝邀 @姚冉玥
這訊息確實有點恐怖，因為目前最先進的規模量產製程工藝就是7nm製程工藝，而在三星2018年剛完成7nm製程量產的基礎上，臺積電又提出了2nm的製程工藝的研發（且預計2024年投產），那麼現在估計intel真的要哭了。
根據
摩爾定律：
摩爾定律是由英特爾（Intel）創始人之一
戈登.摩爾
（Gordon Moore）提出來的。其內容為：當價格不變時，積體電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，效能也將提升一倍。
換言之，每一美元所能買到的電腦效能，將每隔18-24個月翻一倍以上。
這一定律揭示了資訊科技進步的速度。
摩爾定律在某種意義上在向消費者們宣佈，各位消費者可以在每一次更新時，買到更為質優價廉的電子產品。
從實際上來看，2010年國際半導體技術發展路線圖的更新增長已經在2013年年底趨於放緩，之後的時間裡電晶體數量密度預計只會每三年翻一番，而2nm在大多數人的眼中，將接近半導體的物理極限，非常難以再小下去了。
而現在臺積電做的這一切，必然極可能會對未來的晶片市場（尤其是手機市場），帶來極大的衝擊，因為目前臺積電主要代加工晶片的品牌為蘋果、華為、高通（小米，高通是小米的股東），而從現在的手機市場佔有率來看，三星、蘋果、華為、小米分列四強：
其中三星的全球市場佔有率優勢還是較為明顯的，
2018年為20.8%
，但若臺積電真在晶片製程工藝上實現了巨大突破，那麼此時對於三星來說，若不迎頭追趕，則不僅其海外代加工的業務難保，甚至連三星手機也會因此而感到相當的尷尬。
希望我的回答對題主有所幫助。
知乎使用者2019-06-21 08:27:11謝謝邀請。 如果說5nm到3nm還是基於FinFet或變種，至少有明確的路線可以走，那麼到了2nm以下，可以說真正到了無人區。 目前看起來2nm上有幾個備選方案。有gate-all-around（GAA）， 新材料三五族，還有Finfet發明人胡正明先生看好的負電容電晶體。從IMEC提供的圖中我們可以看到電晶體從Planar，到Finfet，到GAA，變得越來越“立體”了。胡正明前幾天在接受Synopsys採訪時也提到，十幾年前人們就擔心摩爾定律不能延續，但是科學家和業界一起，還是找到了繼續走下去的路，他對未來還是樂觀的。
臺積電宣佈進軍2nm研發，其象徵意義更大一些。其實臺積電幾年前就有了相關研究，加上先進封裝的助力，現在宣佈應該是有了明確的路線圖。而先進工藝的開發，需要Foundry，裝置廠（光刻，蝕刻等關鍵工序），EDA公司共同的努力，讓我們拭目以待吧。
蜀山熊貓2019-07-11 22:07:31根據目前的訊息，將在3nm節點採用全新結構的MOS管，一旦突破，將有希望下探到2nm，甚至1nm。。。semiengineering上的分析文章顯示，以目前技術條件，2nm被視為 3nm 做die-shirink（晶片等比例縮放，目前看3nm下只能對metal 縮放）的半節點（half-node），但不排除後期隨著技術突破或其他商業考慮，業界會將2nm定為全節點的可能。也就是說3nm以下製程這場戰役，最大的橋頭堡在3nm 節點，加上2nm的資料非常欠缺，所以就重點談談3nm有哪些值得關注的資訊吧。
背景：
最先發布較詳細3nm計劃的是三星，所以這裡的相關資訊都以三星的資料為參考。臺積電的3nm主要工藝特徵差別應該不會太大。
3nm製程是5nm之後的全節點（full-node），研發人員對3nm的期望是：
相較5nm， 3nm 製程應帶來15%的效能提升，25%的功耗降低。
我覺得咱們吃瓜群眾對於以下兩點可以重點關注：
一. 器件結構的革命
三種MOS管的選擇： 進化版finfet， 奈米片（nano-sheet ）FET， 奈米線（nano-wire）FET。
進化版FinFET/高速FinFET
理論上，目前14nm/10nm/7nm製程使用的Finfet的fin的寬度在5nm時會達到其工藝極限，所以3nm工藝必須對其進行改良，將MOS管溝道的材料從矽/鍺矽改為載流子速率更快的鍺是其中一個工藝改良法。
2.GAA奈米片FET
奈米片FET可以看做Finfet基礎上的革新，控制漏電流的機理類似，finfet的柵將溝道有源區的3個方向進行了包裹，而奈米片則是使用了GAA（Gate-all-around）的技術，用柵將溝道有源區的4個方向全部包裹，以進一步提高對溝道電流的控制力。
電晶體從平面-FinFET-GAA的演進
平面-FinFET-GAA對比
3.GAA奈米線FET
與奈米片類似，不同的是奈米片FET擁有更寬的溝道，可以擁有更強的電流能力及更高的效能表現，所以可用於高效能（high-performance）設計。奈米線FET雖然電流能力較弱，但其靜態直流特徵更為穩定， 則多用於低功耗設計（low-power）。
奈米線FET VS 奈米片FET
奈米線FET成品剖面圖（IBM）
以上三種MOS哪種會成為3nm製程的主流現在還無從得知，應該說各有千秋，並且都很貴，無論選哪種，工藝及製程的重大升級肯定是跑不掉的。
二. 然後是喜聞樂見的報價環節
工藝的難度的增加顯而易見，更高的工藝複雜度比如帶來更高的研發成本，根據IBS行研資料：
3nm 器件的研發費用大約需要5億~15億美元
製程的研發費用需要40~50億美元
一個FAB的建設運轉 需要150億~200億美元
上不封頂。
（2nm半節點的問題我這裡解釋下： 我參考的semiengineering上的分析文章只是從IBM，IMEC實驗室資料及三星的roadmap進行判斷的，臺積電並未公佈詳細的roadmap。首先，3nm可以確定是全節點，並且大機率的要採用全新的MOS結構，但GAA FET的gate pitch 在目前技術能力下 很難進一步縮放到2nm的特徵pitch 要求， 只有金屬可以，所以認為是3nm的半節點，最終是全節點還是半節點還是需要工藝廠的實際情況才能確認，所以我暫時還是按分析文章的判斷，將2nm認為是3nm的半節點。）
（通常來講 ，上一個全節點的gate pitch 及metal pitch x 0。7 為下一個全節點的gate pitch 及metal pitch值。不過這個在10nm後，只有intel才依，臺積和三星已經不鳥這個算式，所以才有TSMC，三星 7nm = intel 10nm， TSMC，三星5nm=intel 7nm 一說。）
知乎使用者2019-07-24 15:11:38近日，全球知名半導體公司臺積電官宣：正式啟動2nm工藝的研發，工廠設定在位於臺灣新竹的南方科技園，預計2024年投入生產。
7nm，5nm，3nm，現在終於開始進入2nm了！
幾十年來，半導體行業進步的背後存在著一條金科玉律，即摩爾定律。摩爾定律表明：每隔 18~24 個月，積體電路上可容納的元器件數目便會增加一倍，晶片的效能也會隨之翻一番。
然而，在摩爾定律放緩甚至失效的今天，全球幾大半導體公司依舊在拼命“廝殺”，希望率先拿下製造工藝佈局的制高點。英特爾終於進入 10nm 工藝時代並將在後年轉入 7nm，臺積電、三星則紛紛完成了 7nm 工藝的佈局並奔向 5nm、3nm。
而就在近日，臺積電官方宣佈：正式啟動2nm工藝的研發！
據官方宣佈，工廠將落腳在中國臺灣新竹的南方科技園，預計研發工作將於2024年完成並投入生產。
臺積電：全球第一家官宣2nm工藝
從2018年末到2019年，隨著7nm製程工藝逐漸進入消費領域，臺積電和三星都已經談到了他們對5nm和3nm工藝節點的計劃。
而根據近期的訊息，臺積電有了更多的運作計劃，將工藝推進到3nm，甚至2nm！臺積電也是全球第一個宣佈開始研發2nm工藝的廠商。
臺積電廠務處處長莊子壽表示：
臺積電在臺灣的第一家3nm工廠將於2021年投產，並將於2022年實現大規模生產。與此同時，為了對抗三星的競爭，臺積電正在推進2nm製程的研發和生產計劃。
而就在幾天前，臺積電在臺灣新竹的3奈米研發廠房順利透過環評，預計可順利趕上量產時程。臺積電也透露預計把五年後的 2 奈米廠研發及量產都放在新竹，選址部分原因是為避免人才流失，目前臺積電在新竹有約7000名半導體制程研發人才。
按照臺積電給出的指標顯示，2nm工藝是一個重要節點，Metal Track（金屬單元高度）和3nm一樣維持在5x，同時Gate Pitch（電晶體柵極間距）縮小到30nm，Metal Pitch（金屬間距）縮小到20nm，相比於3nm都小了23%。
臺積電沒有透露2nm工藝所需要的技術和材料，看電晶體結構示意圖和目前並沒有明顯變化，能在矽半導體工藝上繼續壓榨到如此地步真是堪稱奇蹟，接下來就看能不能做到1nm了。
當然，在那之前，臺積電還要接連經歷7nm、6nm、5nm、3nm等多個工藝節點。
其中，7nm+首次引入 EUV 極紫外光刻技術，目前已經投入量產；6nm 只是 7nm 的一個升級版，明年第一季度試產；5nm 全面匯入極紫外光刻，已經開始風險性試產，明年底之前量產，蘋果 A14、AMD 五代銳龍 （Zen 4 都有望採納）；3nm 有望在 2021 年試產、2022 年量產。
全球主流半導體公司工藝水平大比拼
接下來，對不同晶片生產商的製造技術進行了一個排名，如下表所示，可以較為便捷地瞭解哪種工藝更為先進。表中密度以MTr/mm2計算，其代表每平方毫米數百萬個電晶體。截至2019年1月，英特爾的10nm技術依然領先於臺積電和三星的7nm技術。
有一點需要注意，上述數字在某些情況下是近似的。但是，這不會影響排名。如果更深入地研究這個問題，英特爾的10nm比臺積電7nm的SRAM稍微密集一些。但臺積電的7nm實際上比英特爾的邏輯單元更密集，這使事情變得更加複雜，卻很有意思。
由於英特爾的10nm還沒有大規模生產，臺積電的7nm是目前市場上明顯的贏家。
接下來，對比看看TSMC、GlobalFoundries、三星和英特爾等不同製造商的不同工藝節點都有什麼特點。
臺積電
臺積電是目前世界上最大的獨立半導體代工製造商。臺積電與世界上一些最大的晶片設計商合作，如Nvidia，AMD，高通，蘋果，華為和聯發科。截至2019年1月，臺積電憑藉其7nm製造工藝引領新一代的高階技術競爭，該工藝已經開始批次生產，iPhone XS和華為Mate 20 Pro等頂級手機品牌都採用了這一技術。
7nm
首先，讓我們看看最近一年來炒作最火熱的臺積電7nm工藝。TSMC的7nm工藝實際上有多種變體，7nm FF/FF+（FinFET和FinFET+）的電晶體密度約為96。49 MTr/mm？，7nm HPC的電晶體密度為66。7 MTr/mm？。
7nm FinFET工藝是TSMC自身10nm工藝密度的1。6倍。此外，與10nm技術相比，7nm工藝可使效能提高20％，功耗降低40％。
目前該技術主要用於：A12 Bionic（iPhone XS Max），Snapdragon 855，Kirin 980，Zen 2（Ryzen 3000 Series）。
10nm
臺積電的10nm節點工藝的密度為60。3 MTr/mm？，是自身12nm/16nm節點密度的2倍多，速度提高了15％，功耗降低了35％。
目前該技術主要用於：Apple A11 Bionic，Kirin 970，Helio X3。
12nm/16nm
與20nm工藝相比，臺積電16nm的速度提高近50％，功耗降低60％，其密度為28。2 MTr/mm2。
臺積電的12nm技術或多或少是一種營銷噱頭，類似於他們的16nm節點。這個12nm節點只是它們重新命名的16nm工藝，具有更好的柵極密度和較少的最佳化。12nm工藝的估計密度約為33。8 MTr/mm？。臺積電的12nm和16nm工藝為麒麟、聯發科處理器和Nvidia的GeForce 10系列等提供代工服務。
主要用於：Nvidia圖靈GPU（GeForce 20系列），麒麟960，麒麟659，麒麟710，Helio P60，Helio P70，Apple A10 Fusion處理器。
英特爾
英特爾是全球第二大晶片製造商。曾幾何時，英特爾在半導體市場處於絕對的領先地位，但其10nm工藝的一再延遲使其在高階技術上已經相當落後。
7nm
2018年12月，英特爾宣佈他們正在開發7nm工藝，並且正在按計劃進行。英特爾7nm工藝將使用EUVL（極紫外光刻）製造，預計電晶體密度將達到242 MTr /mm？，是10nm工藝 的2。4倍。
現狀：正在進行中。
10nm
英特爾的10nm工藝最初預計將於2016年首次推出，但截至2018年底，它已被推遲3次！
英特爾10nm工藝密度約為100 MTr /mm？，是14nm工藝的2。7倍。從這一點看，英特爾的10nm相當於其他公司所標榜的7nm技術。
現狀：英特爾正在努力提高良率，可能在2019年末進入批次生產。
用於：Core i3-8121U處理器。
14nm
英特爾的14nm工藝電晶體密度估計為43。5 MTr/mm？。截至目前，從Broadwell到Coffee Lake，都擁有相同的14nm技術，已用於其5代處理器之中。然而，這款14nm技術仍然優於臺積電的16nm/12nm和三星的14nm技術。
英特爾還推出了14nm+和14nm++，只是進行了微小的改進。
主要用於：英特爾的第5代，第6代，第7代，第8代和第9代移動和桌面處理器。
由於10nm節點的延遲，英特爾簡單地改進了他們的14nm節點，在效能和功耗方面略有改進，並將它們命名為14nm +和14nm ++。這些只是微小的改進，並沒有進行電晶體密度微縮。
三星
2017年7月，三星取代英特爾成為全球最大的晶片製造商。對於幾乎相同的工藝節點，三星晶片的電晶體密度與TSMC相當。三星為高通、蘋果、Nvidia和許多其他廠商生產晶片，並且還將其14nm工藝許可給GlobalFoundries。
7nm
三星在2018年下半年在世界上首次採用EUV技術生產了7nm晶片，工藝密度為95。3 MTr/mm？。相比10nm技術，效能提高了20％，同時功耗降低了50％。
現狀：已進入批次生產。
8nm
三星的8nm工藝也稱為8nm LPU（Low Power Ultimate），它只是其10nm工藝的延伸。就電晶體密度而言，它與臺積電的7nm HPC工藝非常相似，其密度為61。18 MTr/mm？。該技術用於製造Exynos 9820晶片，將在2019年即將推出的Galaxy S10和Galaxy Note 10中使用。
用於：Exynos 9820處理器。
10nm
三星10nm工藝有兩種變體，10nm LPE（Low Power Early）和10nm LPP（Low Power Plus）。其第二代工藝（10nm LPP）效能提高了10％，密度為51。82 MTr /mm？，是14nm工藝密度的1。6倍。
適用於：Snapdragon 835，Snapdragon 845，Exynos 9810，Exynos 8895，Exynos 961。
11nm
與14nm LPP（Low Power Plus）工藝相比，11nm LPP（Low Power Plus）工藝可提供高出15％的效能。但是，功耗保持不變，這個過程更像是對14nm工藝的擴充套件。
用於：Snapdragon 675。
14nm
三星的14nm工藝是其最廣泛使用的製造節點之一，該工藝的電晶體密度為32。5 MTr /mm？，主要用於Nvidia的GeForce 10系列，以及許多Qualcomm和Exynos晶片。它有多種變體，14nm LPE（Low Power Early）和14nm LPP（Low Power Plus）。
用於：Nvidia GeForce 10系列，Snapdragon 820，Snapdragon 821，Exynos 8890，Exynos 7870。
GlobalFoundries
GlobalFoundries（格羅方德，格芯）是一家美國半導體公司，為高通、AMD和Broadcom等各種品牌製造處理器。
7nm
此前，得益於三星背後的支援，GlobalFoundries的7nm走在前列，而且2018年3月還邀請少數資深記者前往旗下最先進的紐約Malta的Fab 8工廠，介紹他們計劃向7nm EUV光刻技術推進。然而，計劃趕不上變化。18年8月宣佈，出於經濟因素考慮，擱置7nm LP專案，將資源迴歸到12nm/14nm FinFET以及12FDX/22FDX上。
儘管曾有許多業內專家估計它的7nm技術比臺積電的7nm還要更加密集，但GlobalFoundries目前已經停止了他們的7nm開發，已經不會再與臺積電競爭。按照AnandTech的報道，GF的5nm和3nm研發也將終止，已經逐步停掉與IBM矽研發中心在這方面的合作。
12nm
GlobalFoundries 12nm工藝的效能比其前代產品提高了15％，密度提高了10％。Ryzen 2000系列便基於其12nm節點技術。當前，GF的12nm/14nm多用在AMD的銳龍處理器（Ryzen 2000 Series）、Radeon GPU上，12FDX/22FDX則可以提供優質的性價，可用於整合模擬和射頻元件上，如5G基帶。
用於：Zen +架構產品（Ryzen 2000 Series）。
14nm
GlobalFoundries實際上從三星那裡獲得了14nm技術。
用於：AMD Vega系列，Ryzen第二代APU，Radeon 500系列。
目前，GlobalFoundries已經停止一切與7nm工藝有關的投資研發，轉而專注現有的14/12nm FinFET工藝和22/12nm FD-SOI工藝，提供包括射頻、嵌入式儲存器和低功耗等一系列創新IP及功能，並調整相應研發團隊來支援新的產品組合方案，這一選擇可能和最近幾年窘迫的財務狀況有關。
中芯國際
據最近報道，中芯國際在14nm FinFET技術開發上已經獲得重大進展，良率已高達95％，其第一代FinFET技術研發已進入客戶匯入階段，並且將在今年上半年投入大規模量產。
同時，12nm的工藝開發也取得突破。中芯國際的14nm/12nm進展，對於中國積體電路產業來說是一個極大利好，但是與全球的先進技術相比，中國還比較落後，還需要整個產業共同努力，以便早日在世界高階晶片製造領域佔據一席之地。
大貓2019-07-25 12:38:01看到很多人提到量子隧穿、普朗克老爺子，覺得臺積電在放空氣炮，其實都是對“2nm”理解錯了，臺積電的2nm根本指的不是微觀物理尺寸上的2nm，而是等效於摩爾定律在2nm節點上的要求和預測，所以臺積電的2nm工藝可能電晶體的微觀尺寸有一二十個nm，但晶片效能、功耗、單位面積上的電晶體數量已經等效於摩爾定律2nm的預測。
