三星8nm工藝和臺積電7nm工藝有什麼區別？

作者：由大道至簡發表于體育時間：2018-11-15

熱那亞的咕咕鳥2018-11-15 12:46:49

沒有看過pdk 沒有流過片，不好對比

CMOS2018-11-15 14:23:44

8nm是10nm的改進版，7nm算是新的工藝節點

梅所謂2018-11-16 10:43:05

三星的8nm最近有各種爆料資訊，臺積電7nm更多的是說產能不足在擴產。從這點來說，臺7更可靠。

從一直以來的訊息反推，黑馬8nm更像是三星研發7nm過程中的中間產物，其效能必然不如7nm這個正主。近期的三星洩圖顯示，8nm工藝結構面積要比10nm工藝結構要小一圈，帶來的好處就是降低功耗，提高能效比。

被提醒了，之前的簡述部分描述不夠嚴謹準確，修改如下：

簡單來說，28nm等工藝節點中，28nm指的是電晶體柵極的最小線寬（柵寬），柵極的寬長比（與溝道的長寬比相關）對電晶體控制的源漏電流大小有影響。在設計中，溝道越短，意味著電晶體的尺寸越小，單位面積可以存放的電晶體數量就越多，晶片整合度就越高；換一種說法是設計出來的芯片面積就越小，晶片的價格就越便宜。但是在22nm節點之後，電晶體的實際尺寸，或者說溝道的實際長度，不一定與這個節點相等。比方說，英特爾的14nm工藝的電晶體，溝道長度其實是20nm。（感興趣的移步長文補吧：

解讀工藝節點的演進

）

mm或英寸用來指矽片大小，比如12英寸300mm和18英寸450mm，矽片越大同等晶片大小產出晶片越多，單晶片成本越低。

雷鋒網之前總結過半導體工藝演進歷史，作為背景資料，也放在這吧。

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在戈登·摩爾提出著名的摩爾定律後，半導體產業一直堅持以18個月為週期升級半導體工藝。直觀結果是，製程演進一直在以大約0。7的倍數逐級縮減，如1000nm->700nm->500nm->350nm->250nm等。

而在製程邁過180nm節點後，臺積電等代工廠提出了一種相比Intel的製程縮減0。9倍的工藝。這種工藝可以在不對產線進行大改的同時，提供1。24倍電路密度的晶片。Intel對此等技術非常不感冒，還為其掛上了半代工藝的名號。

自此，Intel和IBM製造技術聯盟（包括三星和GF等）依然嚴格按著180nm->130nm->90nm->65nm->45nm->32nm->22nm的步調前行（三星和GF在32nm後轉向28nm），而臺積電等半導體晶圓代工廠則走上了150nm->110nm->80nm->55nm->40nm->28nm->20nm的路線。

製程演進

不過當半導體工藝繼續向前演進時，由於隨著電晶體尺寸逐漸縮小至接近物理極限，在各種物理定律的束縛下，半導體工廠如同戴著鐐銬跳舞，因此在幾家廠商紛紛出現“異常狀況”：本應屬於整代工藝的16nm製程被臺積電所用，Intel的14nm製程字面上卻應該屬於半代工藝的範疇。再接下來，幾家則不約而同的選擇了10nm->7nm->5nm的路線，整代和半代的區別自此成為歷史。