10nm之後怎麼走？三星臺積電給出了答案|半導體行業觀察

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2017年3月，三星和臺積電分別就其半導體制程工藝的現狀和未來發展情況釋出了幾份非常重要的公告。三星表示，該公司有超過7萬個晶圓加工過程都採用了第一代10nm FinFET工藝，未來這一數量還會繼續增加，同時，三星還公佈了未來的即將採用的工藝路線圖。特別是，三星計劃在未來將公佈三個工藝，目前為止，我們對於這三個工藝均一無所知。

另一方面，臺積電表示，採用其第一代10nm工藝的晶片將會很快實現量產，同時，臺積電也表示，在未來幾年，臺積電將會陸續推出幾項全新的工藝，這其中就包括將在2019年推出的首款7nm EUV工藝。

10 nm: 三星還在不斷推進

眾所周知，2016年11月份，三星已經開始將10LPE製造技術應用到其生產的SOC中。這一製造技術與三星之前使用的14LPP工藝相比，將能夠縮小30%的晶片面積，同時能夠降低40%的功耗或者是提高27%的效能（以同樣的能耗）。到目前為止，三星已經用該技術加工量超過七萬片wafer，從這一過程中規可以大概估算出三星的技術（考慮到10nm的工藝生產週期為90天左右）。

同時，我們應當知道的是，三星目前還沒有推出很多10nm工藝的產品：只有三星自己的Exynos系列和三星為高通代工的835晶片是使用了三星的10nm工藝。

除了以上產品之外，三星計劃在2017年底量產採用第二代10nm工藝的晶片，也就是三星所說的10LPP工藝。未來，三星將會在2018年底推出採用第三代10nm工藝的晶片（10LPU）。去年，三星曾表示，10LPP工藝比現有的10LPE工藝提高了10%左右的效能，而10LPU工藝，具體細節目前還一無所知。

但是我們可以肯定的是10LPU工藝必然在效能，功耗和芯片面積上有所提升，但是具體在哪一方面會有巨大突破，目前還不甚明朗。

隨著這一工藝的出現，三星也將會和Intel在14nm上推出三代不同的改進工藝一樣，在10nm上推出三種不同的改進工藝。

不過值得注意的是，三星在14nm上並沒有推出14LPC工藝的產品，那麼我們可以猜測，在10nm上，三星也不會推出對應工藝的產品。

這是否以為著，三星推出的10LPU工藝主要針對的是超小型的、超低功耗的應用各種新興應用呢，三星還沒有給出確切的回答。

10nm: TSMC已經準備好了

至於臺積電，其10nm工藝（CLN10FF）已經有12和15兩個工廠能夠達到合格要求，其大規模量產大概時間為2017年下半年。預計未來這兩個工廠每季度能夠生產上萬片晶片。臺積電希望能夠不斷增加產能，計劃在今年出貨40萬片晶圓。

考慮到FinFET技術冗長的生產週期，臺積電想要提高10nm工藝的產能來滿足其主要客戶的晶片需求，還需要很長的產能爬坡時間。那麼蘋果如果想要使用採用這一工藝的晶片，為其今年九月或者是十月推出新手機進行大量備貨，在前期還是非常困難的。

CLN10FF技術與CLN16FF+技術相比到底存在多少優勢在臺積電內部已經進行過多次討論，該工藝明顯是針對移動裝置使用的SOC的，而不是為普通的晶片廠商準備的。在相同的功率和複雜性下，該工藝能夠提高50%的晶片密度。如果採用同一頻率和複雜性，同時降低40%的功耗，同樣能夠帶來20%的效能提升。

與三星不同的是，臺積電並不打算在10nm工藝上推出多個改進型工藝。臺積電預計在明年直接推出7nm工藝。

7nm對於半導體制造工藝來說是非常重要的里程碑，吸引了很多設計者為之努力。

但是，臺積電的野心明顯不止於此，臺積電未來還打算推出多種專門針對超小型和超低功耗應用的製造工藝。

超越10nm的臺積電：7 nm DUV 和 7 nm EUV

如前所述，未來臺積電的7nm工藝將會被應用到數百家公司的數以千計的不同的應用之中。

不過，臺積電最初的計劃並不是這樣。臺積電最初為7nm工藝設計了兩個版本：一種是針對高效能應用的7nm工藝，一種是針對移動應用的7nm工藝。但是這兩種工藝都需要採用浸沒式光刻技術和DUV技術。經過多次嘗試之後，臺積電最終決定引入更加先進的製造工藝，將EUV技術引入7nm工藝中。這一方法可以說是從GlobalFoundries的製造工藝中得到的借鑑。

臺積電的第一代CLN7FF預計將會與2017年第二季度進入試產階段，今年晚些時候可能推出樣片。而大規模的進行生產則需要等到2018年第二季度。所以，我們如果想要在產品中見到採用7nm工藝的晶片產品，至少需要等到明年下半年。

與CLN16FF+，CLN7FF工藝將會使得晶片製造上在相同晶體數量的情況下，整體的體積縮小70%；而在相同的晶片複雜性情況下，將能夠降低60%的功耗或者是增加30%的頻率。

據瞭解，臺積電未來推出的第二代7nm工藝（CLN7FF+），將會引入EUV技術，這就要求開發生必須針對7nm工藝重新設計更多的EUV生產規則。改進後的工藝預計可能縮小10-15~20%左右的晶圓面積，同時能夠提高效能，降低功耗。

此外，與傳統的生產設計工藝相比，使用DUV工具進行設計，能夠極大的縮短生產週期。

臺積電第二代7nm工藝（CLN7FF+）預計將於2018年第二季度進行試產，2019年下半年能夠量產面市。

事實上，三大代工廠商在7nm工藝節點上都將會是使用EUV技術。但是ASML和其他EUV裝置上想要真的將EUV技術投入商業應用，至少還需要兩年的時間。

雖然在某些方面EUV可以實現，但是要真的應用還需要等到2019年。但是，臺積電和三星都已經在討論第二代EUV工藝了，從目前的情況來看，代工廠商對於EUV廠商的未來的裝置進度還是抱有非常大的信心的。

三星10m之後：8nm和6nm

三星的7nm製造技術被認為是該公司首個使用EUV光刻量產節點。據報道，量產時間會在2019年或之後，但是試產會在2018年系半年。但是在接下來的幾年，一切會變得更加有趣。因為三星在Roadmap上公佈了之前很少被提到的8nm和6nm製程。

三星官方表示，和現有的節點技術相比，這兩個新技術將會提供更好的擴充套件性、效能和功耗優勢，這就意味著新技術相比三星現在正在使用的14nm和10nm工藝效能更好是必然的。最重要的是，三星表示，8nm和6nm節點會分別繼承現有的10nm和7nm技術的優勢。這就意味著8nm在一些關鍵層依舊使用DUV和多次曝光（三次或者四次，但三星方面並沒有確認是否會用四次），而6nm則是三星的第二代EUV技術。

現在關於三星8LPP製造技術唯一確定的是他們會使用DUV製程技術去縮小die的尺寸（增加電晶體密度），同時擁有比10LPP更好的頻率表現。考慮到新工藝對前任的技術技術，我們認為8LPP會在2019年帶來更高效能的SoC生產。

由於三星計劃在2018年下半年試產7LPP，但直到2019年下半年前，還是沒辦法實現量產。需要提醒一下，三星現在都是在十月份開始其先進工藝的大規模量產，那麼就意味著我們也許會在2019年秋天看到7LPP的大規模量產。但是8LPP會是三星當年更先進的工藝。三星並沒有提及其6nm工藝的時間線，也沒有透露太多關於此技術的資訊。但我們可以肯定的是需要使用ASML的EUV工具（例如NXE：3350B）去處理更多的圖層，以求獲得更好的PPA。而據我們國際，真正的量產時間會在2020年之後。

在今年三月，三星只是簡單提了一些他們的10LPU、8LPP和6nm製程技術，但他們並沒有談及太多技術，甚至連PPA的提升目標也沒有講到。增加了兩個DUV技術節點（10LPU和8LPP）意味著到2019至2021年間，EUV不會是所有應用的最好選擇，這是非常合乎邏輯的。那麼問題就回到，我們不知道DUV和EUV在EUV早期應該以一種怎麼樣的方式共存。

五月底，三星將會在美國舉辦FAB論壇，屆時我們也許會有更多機會去了解三星在FAB方面的計劃。但我們如果想得到更多關於這些新技術的細節，也許還需要多等幾個月。

所以現在我們來討論一下那些沒那麼先進的技術吧，每年使用這些技術的產品銷量都會高達數億顆。

並不是每個人都需要先進工藝：TSMC 22 nm ULP、12nm FFC和12 nm FCC+

現在，讓我們討論一下那些沒那麼先進，但是被銷量巨大產品採用的技術。

開發基於FinFET技術的晶片比平面電晶體貴得多，製造成本會高昂得多。事實上，FinFET也根本不適合那些需要多樣化方案的物聯網相關晶片開發者。

GlobalFoundries 和Samsung給他們提供了FD-DOI工藝。這個公司除了有更好的成本優勢外，還有其他方面的優點。TSMC也打算為這些應用推出一個全新的22nm ULP工藝。CLN22ULP是該公司28nm HPC+工藝的一個最佳化版本。相比於28nmHPC+，22ULP能降低10%的面積，提升15%的效能，功耗也能降低35%。22ULP是TSMC ULP家族的另一個新成員，這會和t GlobalFoundries的22FDX和三星28nm FD-SOI競爭。

接下來就是TSMC 的12你們FFC製造技術，這是該公司CLN16FFC工藝的最佳化版本，能降低20%的面積。可以看到的是，能帶來更高的電晶體密度。

CLN12FFC在相同功耗的情況下提供10%的頻率提升；而在時鐘頻率相同的情況下，能帶來25%的功耗減少。從Roadmap我們可以看到，TSMC技術啊提供一個擁有更低電壓的CLN12FFC，但這到2018或者2019年，都不會實現。

原文連結：

http：//www。

anandtech。com/show/1133

7/samsung-and-tsmc-roadmaps-12-nm-8-nm-and-6-nm-added

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