先進封裝之蓋樓大法——2.5D、3D封裝
智慧的產物封裝要多少蜜蠟
隨著晶片更高整合度、良好電氣效能、較小時序延遲、較短垂直互連等的需求，封裝技術從2D封裝向更高階的2。5D和3D封裝設計轉變。我們經常會有疑問，2。5D和3D長得都是立體結構，那麼他們的主要區別到底是啥？主要工藝步驟，有什麼常見的可靠性問題？
今天就主要聊一下2。5D和3D封裝。
2.5D和3D封裝的主要區別
對比如下2。5D和3D封裝的兩張圖片，2。5D封裝IC中，logic chip和其他堆疊memory部分在Si中介層上side by side排列，而3D封裝中logic chip和memory部分直接堆疊起來，3D封裝可以理解為一堆到頂，不管啥die往上加就完事了。但2。5D和3D封裝中，都少不了Si中介層。
三巨頭2。5D、3D封裝工藝對照如下，具體工藝可以結合網上資訊瞭解，後續有空小編再跟大家展開說明。
CoWos: Chip-on-Wafer-on-Substrate
InFo: Integrated FanOut technology
SoIC: System of Integrated Chips
EMIB: Embedded Multi-Die Interconnect Bridge
FOVEROS:
沒有查到縮寫，有知道的小夥伴幫忙補充下
I-Cube: Interposer-Cube
X-Cube: eXtended-Cube
TSV（Through-Silicon-Via）工藝
為順應各種2。5D TSV和3D TSV封裝應用和架構需求，TSV（矽通孔）互連應運而生。TSV是透過晶片和晶片之間，晶圓和晶圓之間製作垂直導通，實現晶片之間的互連。它能夠晶片在三維方向堆疊的密度最大，外形尺寸最小。短距離互連優勢可大大降低延遲和功耗。
TSV製作主要工藝有以下步驟：
1） 光刻、刻蝕形成盲孔。
2） 絕緣層、阻擋層和種子層的沉積
3） 電鍍銅、CMP拋光
4） 晶圓減薄漏出電鍍銅柱
5） RDL和凸點製作
6） 晶圓/晶片對準、切片
依據TSV通孔生成的階段可以分為：1）via-first；2）via-middle； 3）via-last。
可靠性問題
可以結合TSV工藝和結構的特性來聯想3D封裝的可靠性問題。多層堆疊，就像搭積木，任意一層出現鬆動都可能導致塌房；互連導通只要出現一環異常，電路即會表現失效。器件密度大大增加，功能複雜性增強，半導體器件對熱量指數性敏感，熱問題一定不可避免。
1）器件在週期性溫度變化條件下工作，比如溫度迴圈實驗中，銅和矽存在熱失配，可能導致TSV開裂。圖片來自《3D封裝工藝及可靠性研究》
2）雖然銅填充工藝在不斷改善，填充質量逐步提升，但老化等實驗可能會加劇電應力、溫度應力等，惡化一些工藝缺陷。比如空洞和分層等的惡化，導致出現電性失效等。圖片來自於《三維積體電路中TSV測試與故障診斷方法研究》
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參考文獻：
Intel Custom Foundry （EMIB）
2。5D/3D先進封裝行業簡析 | 彬復研究_More （sohu。com）
一文看懂3D封裝技術 （baidu。com）
英特爾3D封裝技術的發展現狀分析 - 製造/封裝 - 電子發燒友網 （elecfans。com）
TSV製程技術整合分析 （360doc。cn）
3D封裝工藝及可靠性研究 - 道客巴巴 （doc88。com）
Foveros - Intel - WikiChip
https：//
zhuanlan。zhihu。com/p/26
4974821
http：//
m。elecfans。com/article/
585933。html
