多晶片互連技術(Chiplets)是否會壓縮PCB行業的空間？
AN0NYM0US2021-02-17 00:45:31會也不會，
畢竟單矽片機械強度不夠，還是需要附著在pcb上做緩衝，die的扇出部分依然是pcb，
fpc的柔性是純die做不到的，高功率大電流也是純矽片做不到的
多元化io介面也是純die做不到的，晶振、電容、電感、天線都不方便放進晶片裡，更不用說電源模組了
半導體人類研究所所長2021-02-19 08:06:46不會，反而會促進應用發展，pcb與柔性pcb工藝迭代
知乎使用者2021-02-19 08:06:59遲早會吧，以後做Pcb的可能會轉戰Sip ，技術在進步，技術門檻會越來越低
乾飯仙人CSY2021-02-20 20:23:16更具我的猜測也許你是在說這家公司
是也不是
主要還是看fab發展到什麼水平了
其實不只是fab，還有下游的封測
例如
我要放一個大電阻
我要放一個精確度電阻
我要放一個“小電容”
這是元器件上的
封裝上
多層連結我理解算高階封裝了
還有就是die強度不夠
小時候才計算機能看到那中pcb上滴一塊黑膠
其他的可能需要塑膠罩子
例如fpga
又或者cpu這種
die在個小pcb上拉出引腳
還是需要附著在pcb上做緩衝
其實die要fanout的話
我尋思怎麼都要pcb吧hhh
還有就是功率器件
例如機箱電源
220v50hz轉24/12/5/3v dc
電感電容除非材料學助力
否則這些很難縮小
即便片上可以透過
dcdc/ldo這些pmic
但還是要有pcb放大電感電容這些
除非材料進步
參考oppo的仙貝閃充
仙貝大小的充電器
50w快充
還過了3c驗證
售價399
最後我還能想到的就是rf了
譬如天線，晶振等等
pcb永遠有市場（if材料沒有大的變化
但pcb廠也會進步的
感覺全球pcb的產能
主要就是中國了吧
大陸+臺灣
Morris.Zhang2021-03-26 10:53:30PCB暫不會被SoC on Chiplet完全取代。雖然後者在功能整合度、器件佈線距離、面積和能效比方面更為先進，且隨著片上系統的應用需求越加豐富和複雜，片上多核MPSoC也會成為必然趨勢，重要的是MPSoC上整合的IPcore數量也會在Y軸和Z軸方向延續摩爾定律的發展，只是有些核心技術的攻關包括NoC、大位寬I/O和材料配方改良以及降低產品成本方面仍需數年；但是當下來看，有些強調柔性和穩固性的場景比如車機，依舊不會允許Chiplets封裝上車；事實是全世界車規都禁止Chiplets封裝，即使大算力single die的yield%容易撲街、即使測試環節多幾倍，但由於當下2D-2。5D封裝通不過，依然沒有透過車規的Chiplets封裝案例；以TSMC CoWos為例，Chiplets兩片不是焊接而是solder ball觸點“壓/粘”在一起…顛簸駕駛的工況承受不了；那麼這樣一來，比如300T+算力的大die，堆die就非常大了，板載的I/O吞吐量也就非常巨大，成本很高，工藝耗時，良率難控，十分考驗PCB水平。未來隨著應用場景的多樣化也許會讓PCB行業繼續繁榮。
回到Chiplets應用場景及其掣肘的話題，對於2。5D/3D拼die的方案，現實中在AMD， Intel等大廠產品中已然普及，各家都有2。5D-3D封裝的處理器，甚至EMIB/CoWos已經被某些Startup所採用和修改。不過目前Chiplets還是隻為少數公司提供了競爭優勢。這種延續摩爾定律的技術想要普及，面臨技術方面的挑戰，不僅包括物理電氣工藝/構型、Interposer和導線材料、通訊互連/I/O、Analog/Logic design rules、電源和訊號控制等挑戰，同時還面臨著生態和製造端的挑戰。
關於封裝方案： 我們當下看到的方法有幾種，比如MCM方法是整合並互連在封裝基板上的多個標準ASIC元件、2。5D封裝的方法是整合Si或中介層（有機材料摻雜）上的ASIC元件，包括透過中介層在兩個或多個裸片之間的裸片到裸片連線。3D封裝的方法是ASIC元件在Z軸維度上的堆疊和互連。對於商業化，從EDA提供商的角度應該有硬核IP、軟核IP和Chiplet三種選擇，第三種選擇就是讓Fabless將買到的hard core IP放在中介層上，層壓或堆疊，再互連的過程。
關於成本驅動： 參考AMD釋出過一個基於MCM成本的算式：以Chiplet方法設計EPYC處理器時，會需要比單一晶片多出10%的晶圓面積作為裸die之間（D2D）的I/O通訊/連線功能區塊、冗餘邏輯（redundant logic）以及其他附加功能；但最後，整個Chiplets形式處理器的晶片成本，比single-die處理器仍舊節省41%，且隨著單個die尺寸和密度愈加放大，未來Chiplets yield%可以穩定超過single-die。
關於標準化普及： 當前主流廠商都建立了獨門的標準並致力於普及行業：Nvidia的NVLink，AMD的Infinity-Fabric結構，QCom的Qlink，INTC的AIB等，都是獨家專有介面標準；隨著生態系統的不斷髮展，對標準的需求也不斷提高，會有一部分標準影響到行業，比如DARPA領導的CHIPS專案也試圖建立一個行業級標準，但過程會極度緩慢。
關於應用場景的掣肘，主觀的總結幾點：
Chiplets不能全行業標準，保持門派碎片，百家爭鳴；有幾家大廠送naked die給你封裝？此外D2D+Z軸方向堆疊的拼接涉及標準太多，物理層工藝+PHY層如互連/快取/訊號控制等無法行業統一；
Chiplets原本是最佳化Single die PPAC+yield%的方案，TSMC CoWos這麼貴，把30%-40%因分解拼接而節省的開銷又填進去了；小團隊的非馮專精設計反而可以多選，如GF+日月光+I/O自調優的方案；2D-2。5D成本需要降下來，但底層墊的那層矽片上要加SOI等奇異2D材料也不便宜；另外Z軸方向的一切都貴，比如HBM2；
3D封裝暫時不成熟，尤其對於GPU那種可變的大位寬走線要求（256bit起步）想象一下256個垂直TSV，垂直方向TSV是難點，延時大、訊號不同步的風險很高；另外串列埠/並口的學術流派爭議也有年份了吧；
部分對於穩定/魯棒性苛求的Edge場景，如車規，die間的solder ball工藝是不可靠的；
現實的期待一下即將瘋狂最佳化D2D水平間距的下一代AMD MCM；
