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Intel的10nm工藝命名之謎,與+++的消失

作者:由 歐陽洋蔥 發表于 體育時間:2022-01-22

本文又名《為什麼說 Intel 10nm 工藝比別家 7nm 先進(下)》。前兩天看我 300 年前發的文章:

歐陽洋蔥:為什麼說Intel 10nm工藝比別家7nm先進?(上)

有讀者留言問,為什麼這文章始終不見“下篇”。這個坑的確很長時間沒有填,去年年中我在 EE Times China 發了一篇文章叫《Intel 10nm 工藝迭代之謎》,其實已經可以算是本文的下篇了,搬運至此。(

本文也可單獨閱讀,不一定要先看上篇...

不過從去年至今,又發生了很多事,包括 Intel 新的 CEO 上任,釋出 IDM 2。0 計劃,以及工藝節點名字也改了。所以我也不得不對這篇文章重新做一些二次演繹,以跟上最新的資訊。以下文章的主體內容來自 EE Times 的兩篇文章,參考如下:

1。Intel 10nm工藝迭代之謎,今年的10nm是++還是+++?

2。Intel 7nm改名為Intel 4背後,用5年重現昔日榮光?

我也算很盡責地增加了一些新的資訊和內容(雖然不多)。雖然這坑填的有點晚了吧,但技術愛好者們仍然可以一看。另外,透過這段時間的學習,我也發現了“上篇”的一些錯誤。不過事情多,一直也沒改,等有空再去寫個勘誤吧;總之大方向是沒錯的。

資料內容的參考來源有點多,我就不在這裡寫了(嫌煩),有興趣去了解資料來源的同學,可以參見上面的文章連結。關鍵資料,我基本都會給超連結。

Intel的10nm工藝命名之謎,與+++的消失

正文開始:

2021 年的 11 代酷睿移動版都用上了 Intel 最新的 10nm SuperFin 製造工藝。此前,我們在《為什麼說 Intel 的 10nm 工藝比別家 7nm 更先進?(上)》花比較多筆墨,仔細談過 Intel 10nm 工藝(而且下篇的坑始終沒填),本篇文章就作為其“下篇”來補完 Intel 10nm 工藝相關內容——即談談 10nm SuperFin、10nm Enhanced SuperFin(這個節點現已更名為 Intel 7),以及未來 Intel 的工藝節點上的規劃,包括 Intel 4、Intel 3、Intel 20A 和 18A。

上篇已經詳述了 Intel 初代 10nm 工藝是怎麼回事,除了建議閱讀上篇外,此前我們還撰寫過有關臺積電、三星和 7nm 和 5nm 的文章,都可作為本文的前序文章做閱讀。本文將不再針對晶體管制造工藝的某些基礎知識做科普。

先談談 Intel 的 7nm 工藝

去年 7 月,Intel 已經將自家的 7nm 工藝更名為 Intel 4。當時還收到了 Intel 的訊息,特別給我強調是更名叫 Intel 4,而不是叫 Intel 4nm!其實在我看來,這兩者也多大區別,就算叫 4nm,問題也不是很大。有關名字的問題,會放在文字的最後去談。

為便於理解,在沒有特別說明的情況下,本文的 Intel 7nm 就是指 Intel 4;而 Intel 的 10nm Enhanced SuperFin(ESF)就是指 Intel 7。分不清的話也沒關係,反正 Intel 節點名字之複雜,也不是一時三刻的事情了。

在 2010 年的投資者會議上,Intel 預想 10nm 將在 2015 年到來,2017 年就該上 7nm 了。但現實是骨感的,後來 Intel 修正了計劃,有份比較正式的修正版路線圖提到 2018 年 14nm 工藝收尾,2019 年進入 10nm 時代;並在隨後兩年更新 10+ 和 10++ 工藝,2021 年讓初代 7nm 工藝與 10nm++ 工藝並存。

Intel 理想中對工藝迭代的節奏規劃很明瞭:每 2-3 年一代工藝(一個節點),且在這 2-3 年裡推工藝改良,所以會有個 + 和 ++。

Intel的10nm工藝命名之謎,與+++的消失

現在我們知道,Intel 還是過於樂觀了。即便是 10nm 工藝,Intel 也花了好大的力氣才令其在去年真正走向成熟——而且後文還會提到,嚴格來說 10nm 歷經了絕對不止兩代的更新;7nm 的一拖再拖也已經眾所周知了。

Intel 的節點命名方式不像臺積電和三星那麼激進。舉個比較簡單的例子,Intel 很早之前提過其 7nm 工藝實現的電晶體密度將是 10nm 的 2 倍,預計 Intel 7nm 工藝的電晶體密度在 202-250 MTr/mm²(百萬電晶體每平方毫米;Wikichip 預計在 237。18 MTr/mm² 左右)。

作為對比,三星 4nm(4LPE)UHD 單元電晶體密度最高預計也不過 137 MTr/mm²。當然也不要過度迷信電晶體密度這個數值,而且 Intel 到目前也基本沒怎麼提過自家 7nm 工藝的技術細節。

去年 Intel 新上任的 CEO 才提到,7nm 於去年 2 季度進入 tape-in。Tape-in 和 tape-out 看起來似乎挺像,但實際上這中間差了很長時間。處理器做 SoC 級別驗證時就叫 tape-in。Intel 的 7nm 晶片產品真正要等到 2023 年——這比起原計劃還是晚了相當多的。

所以 Intel 選擇 IDM 2。0 計劃,也算是順理成章。畢竟就算節點命名再怎麼保守,7nm 與屆時競爭對手的 3nm 還是無法相提並論。

有關 +/++ 和 +++

在談正式的節點改名之前,我們來回顧一下更早期 Intel 喜好用 +、+++ 來稱呼同代演進工藝的傳統。

Intel 在 14nm 時代的 +++ 符號,已經成為眾人調侃 Intel 的常規了。事實上,直到 11 代酷睿桌面版 Rocket Lake-S 處理器,製造工藝都仍然是 14nm。而且很多人可能不知道 Intel 14nm 節點是存在 14++++ 版的,僅應用於 Cooper Lake 至強處理器。所以 Intel 14nm 前後有 5 代,而 + 符號有其傳統和意義。

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上面這張圖是 Intel 2019 年釋出的。這裡的 N2021/N2023/N2025/N2027/N2029 分別對應於 7nm、5nm、3nm、2nm、1。4nm——具體的節點數字是當時 ASML 標的,2029 年 1。4nm 也挺符合 2nm x0。7 的步進節奏。

現在我們知道,Intel 是無法按照這個節奏更新的。不過代與代之間 + 和 ++ 的傳統不變(注意圖中的 10nm,有個 +++),而且當代節點在技術上會部分借鑑上一代的 ++ 節點相關最佳化技術。

說個題外話,這張圖中提到了 backport(向前移植)。意思是指以某一個節點做晶片設計,但在工藝延遲的情況下可考慮將其移植到舊版的 ++ 節點。其實去年釋出的 11 代酷睿桌面版 Rocket Lake-S 處理器就屬於這種情況,其 CPU 核心本質上是 Sunny Cove——這原本是個 10nm 核心,但由於當時 10nm 工藝無法完全滿足生產需求,加上桌面處理器對功耗不是很敏感,故將該微架構遷移到了 14nm 節點(並改名叫 Cypress Cove 核心)——這就是 backport。這種移植的工作量,理論上也不小。

對於 fab 而言,+ 或者 ++ 這種同代工藝演進,在同一代工藝節點內週期性更新是個傳統。這類更新幅度有時並不大,名為 BKM(best-known-method)。BKM 更新可以是電晶體庫層面的更新。比如 FinFET 電晶體的 fin 之間間距可能會增大(是的,同代演進可能是增大而非縮減;當然也有可能有其他 scaling booster 方案),電晶體庫也隨之增大,布圖規劃(floorplan)可能重新設計。BKM 也可能應用於金屬層,BOEL。

BKM 更新表現在市場宣傳中,在 Intel 這邊就常見增加 + 號的形式。臺積電和三星對此都有各自的宣傳策略:以臺積電 7nm 為例,其初代 7nm 叫做 N7,改良版名為 N7P,不同路線的第三代則名為 N7+,同代路線中還有個 N6。三星在這方面顯得比較“開朗”,比如三星 7nm 的 7LPE,同代更新包括了 6LPE、5LPE,所以三星的 5nm 和 7nm 嚴格意義上都只是同代節點。

類似 +、++ 這樣的更新,能夠實現頻率提升、能效提升之類的效果,雖然幅度可能並不大。在 22nm 節點以前,廠商對 BKM 更新是不怎麼做宣傳的。那個年代在發生 BKM 更新後,fab 通常是默默把更新加到現有設計中的。

FinFET 電晶體出現以後,製造成本在節點迭代時猛增;摩爾定律減緩,BKM 更新就成為重要的宣傳點,BKM 的一些重要更新也成為產品迭代的組成部分。加上 Intel 10nm 節點延後,這是 14nm 後面不斷出現加號的根本原因。各 foundry 廠自然也要爭先恐後地宣傳 BKM 更新,比如 8nm、6nm 這樣的工藝。

按照傳統,10nm 節點出現 + 號也就十分稀鬆平常了。

Intel的10nm工藝命名之謎,與+++的消失

Intel 10nm 迭代之謎

有關 Intel 10nm 電晶體與單元庫的各部分引數,包括電晶體密度等,參見本文的上篇。一言蔽之,單就超高密度單元的電晶體密度而言,Intel 10nm 與臺積電 7nm 可認為是同代工藝。

不過 Intel 10nm 工藝的成熟之路其實是頗為崎嶇的。在上篇中,我們就提到了真正應用 Intel 10nm 最早的產品是 2017 年初次亮相的 Cannon Lake(以第 8 代酷睿的姿態出現)。但這個真正的初代 10nm 工藝良率感人,令 Cannon Lake 幾乎沒有規模量產,少量上市產品還遮蔽了核顯,CPU 核心數也才 2 個。

所以實際上更多人知道的第 10 代酷睿 Ice Lake 應用的那個 10nm,已經是 Intel 第二代 10nm 了,前期 Intel 有將其稱作 10nm+ 的記錄。但 2018 年底的 Architecture Day 上,Intel 默默把 + 號去掉,將其改稱 10nm。

就現在的市場宣傳來看,Intel 幾乎不再提起 Cannon Lake。所以當代 Intel 定義的初代 10nm,始於第 10 代酷睿 Ice Lake。這個版本的 10nm 也應用到了實驗性質的 LakeField 和麵向伺服器的 Ice Lake-SP 處理器之上。

Intel的10nm工藝命名之謎,與+++的消失

注:此處整理的僅為酷睿移動版處理器,不包含桌面與伺服器

第 11 代酷睿 Tiger Lake 全面推向市場,實則已經屬於上述 10nm 工藝的又一次迭代(而且極有可能在此期間內還存在內部迭代)。從增加 + 號的直覺來看,在我們外人看來它應該屬於 10nm++,或者第三代 10nm。兩個加號也在 2020 年的一段時間內被 Intel 官方欽定過,不過對於 10nm 字尾的加號數量在這一時期也出現過混亂,無論是媒體還是 Intel 自己。

所以在 2020 年的 Intel Architecture Day 上,Intel 將應用於 Tiger Lake 的這一代 10nm 命名為 10nm SuperFin(簡稱 10SF),算是對這次 BKM 更新技術特點的反映。這其實是個比較積極的訊號,起碼能停止工藝的混亂稱謂。

而釋出才不久的第 12 代酷睿 Alder Lake(以及面向伺服器的 Sapphire Rapids)則採用再次迭代的 10nm Enhanced SuperFin(10ESF)工藝——當然,現在我們知道這個工藝現已改名為 Intel 7。如果迴歸 + 號命名法,這理論上應該是 10nm+++ 了。而“+++”三個加號倒與前文提到 Intel 2019 年公佈的那張路線圖契合了,即 10nm 本來就要歷經這個過程。

10nm SuperFin 與 Enhanced SuperFin

同代工藝改良很大程度上,就是技術提升可實現降本增效。從 Cannon Lake 到 Tiger Lake,Intel 的 10nm 走得著實不易。如果說 Cannon Lake 是失敗的話,那麼被 Intel 定義為初代 10nm 的 Ice Lake,其實在工藝成熟度上也並不成功。

Ice Lake 在筆記本平臺就只有低壓版酷睿。一方面第 10 代酷睿移動處理器相當罕見地出現了兩種版本,14nm 和 10nm 並行(雖然 8 代也頗為奇葩);另一方面,10nm 版的 10 代酷睿處理器 CPU 核心頻率只能達到 4。0GHz 附近——雖然架構令其 IPC 提升多達 18%,但因頻率拉跨抵消了這部分提升,實際效能也就沒什麼看頭了。這其實都表現了 Ice Lake 時代的 10nm 略有點兒硬著頭皮上的意思。

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不過在 Intel 對工藝路線的常規規劃裡,工藝的首次正經迭代,本來就可能在效能方面不及上代的 ++ 工藝。比如 Intel 早年釋出的上圖中,左邊這張圖的縱軸代表電晶體效能,規劃中的 10nm 初期其實就明顯不及 14++,甚至 10+ 也只是相對持平。

實際上,直到去年的 Tiger Lake-H45(甚至是才釋出不久的奔騰 Jaser Lake),才能感覺出 Intel 10nm 可能真正走出了 14nm 的陰影,CPU 的高頻、多核;晶片外圍資源、產量基本都跟上了。從 Cannon Lake 至今,伴隨 10nm 走向成熟的,是 Intel 可能同時還在經歷歷史上最不如意的一個時間段。

那麼我們也來看看 10nm SuperFin 究竟更新了些什麼。10SF 被稱作 Intel 歷史上同代節點加強幅度最大的一次,電晶體效能相較最初的 10nm 設計提升了 17%-18%,可類比於初代 14nm 和 14nm+++ 之間的關係。

10SF 更新了 FinFET 設計以及一種新型的 SuperMIM(metal-insulator-metal)電容設計。新型的 FinFET 電晶體設計主要包含了三部分:

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其一是源極、漏極晶體結構的外延生長得到加強,實現應力的增強、電阻的降低,自然就有更多的電流可以透過溝道。其二,加強的源極、漏極結構,以及 gate 製造工藝改善,實現更高的溝道遷移率,讓載流子以更快的速度移動。其三,gate pitch(gate 柵極之間的間距)增加,針對有效能要求的部分提供更高的驅動電流。

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Intel 各代工藝節點密度預估值,單位:百萬電晶體每平方毫米

有關其中的第三點,gate pitch 增加從直覺上來看,應該會引起對應單元的電晶體密度下降。不過這一點其實也沒什麼好大驚小怪的。在 14nm 時代,14++ 的電晶體密度就低於 14nm 原本的工藝,屬於常規操作。注意:電晶體並不是均勻分佈在晶片上的,要了解電晶體密度的概念,建議閱讀下面這個答案:

為啥驍龍888電晶體密度小於A14電晶體密度?

Intel的10nm工藝命名之謎,與+++的消失

金屬層部分也是 10SF 更新的重點,在比較靠下的金屬層,Intel 引入一種新型的更薄的 barrier 阻隔層材料,令 VIA(矽通孔)的電阻降低 30%。有關什麼是 barrier 和 VIA,上篇已經有過講解。這項改進的本質,是加強金屬層之間的互聯效能。

金屬互聯的更高層,Intel 採用一種新型的 SuperMIM(metal-insulator-metal)電容(MIM 是電路設計中一種常見的電容,由兩層金屬層外加中間 high-k 介電材料層構成,以較低的寄生效應提供較高的電容密度)。

Intel 宣稱,這種設計相比佔地面積相同的業界標準 MIM 電容,電容量增加 5 倍,實現電壓降低和效能提升。Intel 強調說,這是行業內的領先設計,透過新型 high-k 材料在 <0。1nm 的薄層中沉積,在兩個或多種材料型別之間構成所謂的超晶格(superlattice)。

Intel的10nm工藝命名之謎,與+++的消失

除了 10SF 之外,前文也提到 Intel 還有個 10nm Enhanced SuperFin,也就是 Intel 7。此前 Intel 提到 10ESF 對於資料中心會有特別的價值,不過貌似也沒看到 Intel 詳細去談 Enhanced 在哪裡,晚些可以查一下,或者有資料的同學可以提供一下。第 12 代酷睿 Alder Lake 就採用了 10ESF 工藝。從此前的規劃來看,+++ 所要實現的應該是電晶體效能較大程度的提升。

就目前 Intel 製造工藝的規劃來看,其更新速度仍然不是特別樂觀。去年 3 月份,Intel CFO 在摩根士丹利會議上就提到暫時失去在晶片製造工藝方面的優勢地位,並且到 5nm 時代才能重新回到統領地位。不幸的是,Intel 此後很快宣佈 7nm 計劃再次延後。迴歸王者地位似乎正變得遙遙無期。

鑑於 Intel 極度依賴尖端工藝——這一點和臺積電和三星還不大一樣,製造工藝的落後致企業內部發生震盪。IDM 2。0 戰略的宣佈也因此在情理之中。IDM 2。0 計劃主要包括:第一,仍堅持自主製造不動搖;第二,與外部 foundry 合作(如臺積電);第三,自家 foundry 提供更“認真的”代工服務(IFS,比如首批客戶有高通、亞馬遜)。

談談 Intel 工藝的改名

最後再來談談 Intel 工藝的更名吧。其實在去年 7 月份 Intel Accelerated 活動中,Intel 宣佈工藝改名時是引發了一波吐槽的。不過我覺得沒什麼可吐槽的,畢竟有三星 foundry “珠玉在前”。簡單來說,Intel 10nm Enhanced SuperFin 更名為 Intel 7,原本的 Intel 7nm 更名為 Intel 4,後續工藝節點分別叫 Intel 3、Intel 20A、Intel 18A。

我多次重申過,如今 foundry 廠所謂的“幾 nm”工藝,事實上並不存在現實意義——比如市場上採用 7nm 或 5nm 工藝製造的晶片,其電晶體器件並不存在任何一個圍度的物理尺寸是 7nm 或 5nm(包括很多媒體談到的 gate length)。如今的工藝節點名稱,只是個稱謂,已經不具備資料上的指導意義。

而且不同的 foundry 廠,對某一個工藝節點的定義還差別巨大,比如臺積電 5nm 和三星 5nm,根本就不是同一個東西。

在三星和臺積電的命名壓力下,Intel 的 +/++ 命名法實在是在市場宣傳上吃盡了苦頭。或許以三星的標準來看,Intel 的 14nm+++ 工藝,完全可以命名為 12nm,甚至 10nm。這導致,Intel 的工藝看起來一直在原地踏步,一個加號跟著一個加號;而別家的工藝則可能在此期間“看起來”已經更新了兩代。

Intel的10nm工藝命名之謎,與+++的消失

單純從電晶體密度(對應工藝的最高密度單元)角度來看,Intel 10nm 工藝的電晶體密度為 100。76 MTr/mm²(百萬電晶體/平方毫米);而三星 7nm 工藝(7LPP)電晶體密度為 95。08 MTr/mm²(Wikichip 估算的資料)。雖然高密度單元的電晶體密度,並不能簡單說明工藝節點的效能表現,但這兩個數字對比大致上可以體現這兩家 foundry 廠在工藝節點命名上的偏向性。

事實上,從 Intel 的規劃來看其原本的 7nm 工藝,在電晶體密度上比臺積電 5nm 也要高出一截(當然了,還是那句話,不要過度迷信高密度或超高密度單元庫可達成的電晶體密度,這個值對高效能和關鍵路徑的電路設計而言沒有意義),但 Intel 7nm 的延期也是眾所周知的了。

Intel的10nm工藝命名之謎,與+++的消失

Wikichip 對於三家主要 foundry 廠先進工藝的電晶體密度預期,注意這裡的 Intel 7nm 工藝已更名為 Intel 4

具體說,早前 Intel 規劃中的 7nm 節點電晶體密度預計會超過 200 MTr/mm²;而三星 4nm(4LPE)工藝電晶體密度也才 137 MTr/mm²。從電晶體密度這個角度來看,和三星一比,Intel 把原本的 10nm Enhanced SuperFin 改名為 Intel 7,將原本的 7nm 改名為 Intel 4 是不是顯得相當合情合理?

基於此,Intel 期望將自家的工藝節點命名方法,與行業的普遍做法(其實也就是臺積電和三星的做法)“對齊”,力爭向三星致敬(誤)……

Intel的10nm工藝命名之謎,與+++的消失

Intel 這次的工藝改名計劃整體上還是沒有表現得十分激進,至少和三星比是如此(誤)。所以雖然改了名字,但也沒有改變 Intel 製造工藝技術現階段落後於競爭對手的事實。我們來看看這次究竟是怎麼改名的。

(1)首先是

10nm SuperFin(10SF)工藝節點名稱不變

,畢竟採用 10SF 工藝的產品已經大規模上市了,主要包括 11 代酷睿 Tiger Lake。再改名的話容易引起混亂。隨 Tiger Lake-H45 的釋出,10nm 的良率和產能應當都已經完全跟上。Intel 當時就確認 10nm 晶圓產量已高於 14nm 晶圓。

(2)就 AMD 和 Intel 的 x86 處理器來看,Intel 實際上未能達成在 10SF 工藝上相比臺積電 7nm 工藝的絕對領先,尤其是較低效能區間的功耗表現上。那麼改進版的 10nm Enhanced SuperFin(10ESF,也就是10nm++)計劃中應該是強於競品 7nm 的,所以

10ESF 更名為 Intel 7

所以 Intel 7 理論上當算是 10nm 工藝的同代改良。Intel 7 工藝的產品包括 12 代酷睿 Alder Lake,至強 Sapphire Rapids。這才叫透過改名瞬間實現 7nm 量產(誤)……據說 Intel 7 的確帶來了一些尺寸上的變化,在能耗控制、供電、金屬堆疊方面均有變化,具體情況未知。Intel 宣稱 Intel 7 相比 10SF 實現了 10-15% 的每瓦效能提升,而且強調“這等同於完整節點迭代帶來的效能提升”。

(3)其次是

原本的 7nm 更名為 Intel 4

,計劃 2022 年下半年量產——也就是此前 Intel CEO 宣佈已經在 2021 年 Q2 達成 tape-in 的節點,14 代酷睿 Meteor Lake、至強 Granite Rapid s會採用 Intel 4 工藝。計劃中這也是 Intel 首個將要採用 EUV 極紫外光刻技術的工藝(Wikichip 的資料是會有至多 12 層採用 EUV),主要是在 BEOL;Intel 4 預計相比 Intel 7 可達成 20% 的每瓦效能提升。

(4)

Intel 3 節點理論上應該是此前的原 7nm+ 工藝

,相比 Intel 4 預計實現 18% 的每瓦效能提升。具體工藝上會有個電晶體更密集的 HP(高效能)標準單元庫;縮減 via 電阻;用到更多的 EUV 層。Intel 3 量產時間定在 2023 年下半年。

其實從 Intel 4 和 Intel 3 這兩代節點的規劃時間來看,雖然工藝節點名稱下探到了數字 3,但時間還是比臺積電和三星規劃中的 3nm 更晚,雖然可能雙方無法直接對比(目前的訊息是,臺積電 N3 工藝出貨是 2023 年 Q1)。所以到這個階段,改名也並未改變工藝落後的事實。

值得一提的是 Intel 3 工藝節點仍會繼續沿用 FinFET 電晶體。這樣一來,在 3nm 節點上,僅有三星選擇了轉向 GAAFET 結構電晶體(臺積電稱其為 GAAFET,三星稱其為 MCBFET)。

Intel的10nm工藝命名之謎,與+++的消失

(5)而 Intel 轉向 GAAFET 結構電晶體預計要等到

2024 年上半年的 Intel 20A

。這個節點名字比較奇特,單位 A 不再是奈米,而是“埃(angstrom)”,1 奈米=10 埃。果然 foundry 廠對工藝節點命名都逐漸我行我素了,不知道臺積電和三星會不會跟進。Intel 把自家的 Gate-All-Around FET 電晶體稱作“RibbonFET”。隨 Intel 20A 一同到來的,還有PowerVia技術。有關 RibbonFET 和 PowerVia,後文會提到。

值得一提的是,三星雖然更早轉向 GAAFET,但我對其 3nm 工藝是不樂觀的——雖然三星 3GAA 工藝 PDK 早在 2019 年就進入了 Alpha 階段,也宣傳了 3GAA 工藝量產是今年(明年出貨?)。

但從三星在 IEDM 上更新的數字來看,其 3nm 工藝的效能和功耗表現提升實在稱不上亮眼(相比 7nm 有 10-15% 效能提升,25-30% 功耗降低),相比三星 2019 年最初給出的數字還變小了。加上三星目前對待 4nm 的態度發生變化(原本 4nm 僅是 7nm 的同代演進,但現在卻在路線圖上將其稱作一代完整的工藝節點),不負責任地猜測三星 3nm 工藝有可能會不及預期(時間和表現兩方面)。

而臺積電這邊在 3nm 節點上,此前相當自信地表示,FinFET 仍有餘地實現較大程度的效能與功耗表現提升。N3 雖然仍採用 FinFET,卻能夠實現相比 N5 大約 50% 的效能提升、30 %的功耗縮減。後續 N2 節點轉向 GAAFET 的技術細節目前未知。

值得一提的是,Intel 3、Intel 20A 工藝均面向晶片設計客戶開放,也就是 Intel IDM 2。0 計劃中的 IFS 服務。

(6)最後是 Intel 規劃中要重回領導者地位的

Intel 18A,預計 2025 年(下半年?)量產

。Intel 有信心在這一代產品上重回“領導者”地位,似乎是基於 Intel 屆時會採用 ASML 最新的 high-NA(高數值孔徑)EUV 光刻機,Intel 宣稱會成為業界首個拿到這種光刻機的企業。恰巧我前不久拜訪了 ASML China 位於上海的辦公室,ASML 也提到光刻機越大的 NA,就能實現更高的光刻解析度。

NA 數值孔徑的概念和攝影鏡頭中的光圈(入瞳徑)比較類似,簡單理解它決定了 EUV 光束寬度。越寬的光束,打到晶圓上、強度越甚(可能也相關更大的衍射角)。AnandTech 給出的資料提到,目前 EUV 系統的 NA 值是 0。33,而新系統會達到 NA 0。55。Intel 或許就有機會搶佔這一高地,畢竟 Intel 入局 EUV 應該是三大主要市場參與者中最晚的。

Intel 如果真的想要在未來 4-5 年內重回昔日領導者地位,恐怕需要嚴格按照這份計劃表來執行,甚至某些情況下需要超額達成目標才有機會。以行業與 Intel 此前公佈計劃表的常規來看,大家普遍很難按時達成目標(比如臺積電和三星的 3nm 工藝其實都延後了),所以這份時間表執行起來大概還存在諸多變數。

簡單談談 RibbonFET 電晶體

前文已經提到,Intel 20A 工藝要引入 GAAFET 結構的電晶體——GAAFET 是 FinFET 之後的又一次重要的電晶體結構升級。Intel 把自家的 GAAFET 電晶體稱作 RibbonFET。

三星是最早要在 3nm 工藝節點上轉向 GAAFET 電晶體結構的 foundry 廠,Intel 和臺積電在 3nm 節點上都仍然要繼續用 FinFET,所以三星這兩年都在不遺餘力地宣傳 3nm GAA。其實三星在去年的 IEEE ISSCC 上有更詳細地談到過 3nm GAA 的情況,但基本上什麼具體的數字也沒給出來。

Intel的10nm工藝命名之謎,與+++的消失

在 20nm 節點以前,行業都在用平面 FET 電晶體結構。而轉向 FinFET 之後,這個“fin”極大增加了溝道的接觸面積——上面這張圖應該是來自三星(via Wikichip),有效溝道寬度(Weff)也就成為相關 fin 的函式——不過它也受制於 fin 數量(Nfin)。而從 FinFET 轉向 GAA,就有更大的接觸面積了,此前橫置的 fin 數量更大的佔地面積限制了 Weff,在 GAA 電晶體上就得到了緩解。而且 GAA 在功耗、效能的平衡選擇上有更大的靈活性。

Intel的10nm工藝命名之謎,與+++的消失

Intel 的這張圖很好地解讀了 GAAFET 和 FinFET 的結構差異。左邊的 FinFET 是Intel早在 22nm 時期就引入的一種 Tri-Gate 電晶體器件,有 3 個 fin。如前所述,FinFET 相比更早期的平面電晶體結構,凸起的 fin 很好地增加了它與 gate 之間的接觸面積——在電晶體尺寸微縮的同時,又能增加驅動電流。而 3 個 fin,則進一步增加了總的驅動電流,實現效能的提升。

Intel的10nm工藝命名之謎,與+++的消失

在器件進一步微縮的過程裡,GAAFET 結構變化也是為了達成這種目的,看起來就像是以前的 fin 轉了個方向。Intel 展示的 PMOS 和 NMOS 器件都是 4-stack nanoribbon 設計,可能是研究權衡下的結果。

除了 RibbonFET 之外,2024 年將要到來的 Intel 20A 工藝另一個比較重要的技術叫 PowerVia。比較傳統的晶片製造,是先從電晶體層和 M0 層開始,再往上會疊十幾、二十層金屬層。金屬層通常逐層尺寸變大,這些金屬層用於晶片不同區域、電晶體之間的連線;最頂層用於外部連線。一般上方的這些連線遍佈著供電網路和訊號通路。

PowerVia 就不是這麼幹的——這種技術會把所有供電網路全部都移到電晶體另一側(back-side power delivery),令供電網路放在電晶體底下。Intel 表示,傳統的互聯技術,供電和訊號線路混雜,對效能和功耗都會有影響。傳統方案在設計上需要確保沒有訊號干擾——供電線路就是訊號通路的干擾;互聯訊號通路本身也會對供電電阻產生影響。所以把雙方移到電晶體兩側也就解決了問題。

如此一來,供電網路就能直接連線電晶體,而不需要透過上方的互聯堆疊;而訊號互聯又能更密集,訊號傳輸效率、包括延遲表現也就有了提升;電力互聯部分電阻也減少。最終實現效能、功耗、面積的同時最佳化。

Intel的10nm工藝命名之謎,與+++的消失

PowerVia 應該是行業內對於 back-side power delivery 技術比較早的踐行了,雖然也要等到 2024 年的Intel 20A。而且這種技術本身也存在很多挑戰,比如說在這種技術下,電晶體是夾在兩者中間的——以前傳統制造方案,雖然製造的時候電晶體在底層,但封裝時通常以倒裝的方式進行,最終電晶體實際上位於最頂層——而現在夾在中間,則散熱問題需要考慮。

還有其他各種工序、製造難度增加之類的問題。這類技術的開發在業內已經持續多年了,相關 paper 也時有釋出,其現存的技術挑戰依然不少。Intel 表示在 PowerVia 技術上研究良久,現有成果也令其有信心將其應用於大規模量產。

Intel的10nm工藝命名之謎,與+++的消失

另外,在 Intel 改名大會(不是,Accelerated 活動)上,其實 Intel 還更多談到了 EMIB 和 Foveros 封裝技術未來的規劃。隨著異構整合的發展和成為主流,2。5D/3D 封裝也是大熱門,以及技術發展的必爭之地。臺積電在這塊的積累也相當深厚。

不過這就在本文探討的範圍之外了,此後我還將特別撰文來談先進封裝技術。恰好最近 SemiAnalysis 正在寫先進封裝技術的系列文章,後續我會翻譯過來,供各位技術愛好者閱讀。

那麼 Intel 的 10nm 系列文章到這裡也算是完美收尾了吧(收了一年。。。)。期待 Intel 在 20A/18A 製造工藝節點上的追趕吧——這也是 Intel 在半導體制造方面比較重要的機會。

標簽: Intel  10nm  工藝  電晶體  7nm