CMOS積體電路的自我隔離技術

積體電路越來越複雜，特別是矽基的CMOS積體電路，工藝節點已經進入5~7奈米級別了。指甲大小的矽片上，就可以製造上億個器件。那麼它們是怎樣做到互不影響，自我隔離呢？

積體電路示意圖

這得從PN接面說起。其實無論是雙極性積體電路，到現在主流的CMOS積體電路，基本都是靠PN接面隔離。

我們知道，PN接面之所以叫“結”，就是在結合處會成一個內建電場，這個內建電場阻止了P型（空穴多）和N型（電子多）載流子的進一步複合。所以PN接面加正向電壓，內建電場被削弱，PN接面導通。加反向電壓，增強了內建電場，PN接面不導通。利用PN接面的反偏不導通可以做到電晶體之間的隔離效果。為了便於對照，我們把PN接面的狀態（零偏正偏反偏）示意圖如下。

反向PN接面可以用作隔離

下面是CMOS積體電路的基本單元示意圖：NMOS管和PMOS管。它們的不同搭配組合可以形成許許多多的邏輯電路。圖中綠色代表N型區，黃色代表P型區，不同顏色深淺代表濃度不同。

CMOS反偏的阱隔離

NMOS位於P阱內，PMOS位於N阱內，P阱和N阱就構成了一個PN接面，阱的引出端是各自的B端。

要讓PMOS管和NMOS管互相隔離，就得采用反偏電壓。所以一定是P阱接低電平，N阱接高電平。普通邏輯或數位電路無一例外。

很多工藝為了簡單，可以只做一個阱，把襯底當作另外一個阱。如果是N型襯底，那就相當於圖中N阱擴充套件到了下面，襯底得接高電平。如果是P型襯底，那就相當於圖中P阱擴充套件到了下面，襯底得接低電平。

理解了CMOS器件的隔離技術，就很容易看懂版圖：接VDD高電平的都是PMOS，位於N阱內。接GND低電平的都是NMOS，位於P阱內。

另外由於NMOS是電子導電，PMOS是空穴導電。電子的遷移率比空穴大，所以為了平衡，相同效能的P管寬長比一般比N管大一些。這樣更容易從電源的接法和電晶體的大小就很容易識別PMOS和NMOS版圖。

有人說，這樣接法的限制會不會影響電路設計呢？我們來看一個簡單的例子。

如下圖所示，將阱偏置好的PMOS及NMOS用藍線連線，則可以得到：當in端為高電平“1”時，就會在兩個管子溝道處感應出電子來，導致NMOS導通，PMOS不導通。out端就變成了低電平“0”。

CMOS倒相器工作原理1

相反，如下圖所示，當in端為低電平“0”時，就會在兩個管子溝道處感應出空穴來，導致PMOS導通，NMOS不導通。out端就變成了高電平“1”。

CMOS倒相器工作原理2

這其實就是CMOS倒相器的基本工作原理。它的符號、真值表、原理圖及版圖如下圖所示。

CMOS倒相器符號、真值表、原理圖及版圖

除了倒相器，CMOS在阱固定反向偏置下，還可以形成與非門、或非門等等邏輯電路。這裡就不一一舉例了。如果您看懂了這些，表示您已經對微電子技術入門了。（大象20200411）