先進封裝最強科普

半導體實驗室趙工 半導體工程師 2022-02-01 08：42

在過去幾年中，先進封裝已成為半導體越來越普遍的主題。在這個由多個部分組成的系列中，SemiAnalysis將打破大趨勢。我們將深入研究實現先進封裝的技術，例如高精度倒裝晶片、熱壓鍵合 （TCB） 和各種型別的混合鍵合 （HB）。

本次深入探討將包括各種代工廠、IDM、OSAT和無晶圓廠設計公司的使用狀況、裝置採購以及技術選擇的差異。它還將包含 Besi Semiconductor、ASM Pacific、Kulicke and Soffa、EV Group、Suss Microtec、SET、Shinkawa、Shibaura和 Xperi 等公司對裝置和供應鏈的評論。

首先讓我們討論一下對先進封裝的需求。摩爾定律以迅猛的速度發展。自臺積電 32nm 失誤以來，直到目前的 5nm 工藝節點，臺積電的電晶體密度每年增長 2 倍。儘管如此，真實晶片的密度每 3 年增長約 2 倍。這種較慢的速度部分是由於 SRAM 縮放、功率傳輸和熱密度的消亡，但大多數這些問題都與資料的輸入和輸出有關。

晶片上資料的輸入和輸出 （IO） 是計算的命脈。將記憶體置於晶片上有助於透過減少通訊開銷來減少 IO 需求，但歸根結底，這是一種有限的擴充套件途徑。處理器必須與外部世界進行交易以傳送和接收資料。摩爾定律使業界的電晶體密度大約每 2 年增加 2 倍，但 IO 資料的速率每 4 年才增加 2 倍。幾十年來，電晶體密度與 IO 資料速率的這種差異出現了巨大差異。共同封裝的光學器件只是解決這個問題的一種方法，它並不是單獨出現的。

從根本上說，晶片需要容納更多的通訊或 IO 點才能跟上。不幸的是，這方面的最後一個主要步驟功能增加是在 90 年代轉向倒裝晶片封裝。

傳統的倒裝晶片封裝的凸點間距在 150 微米到 200 微米之間。這意味著每個 IO 單元在裸片的底側相距 150 到 200 微米。臺積電 N7將凸點間距降低到 130 微米，英特爾的 10nm 將凸點間距降低到 100 微米，這些進步被稱為細間距倒裝晶片。不要小看這些進步，因為它們極大地促進了更好的處理器，但 2000 年的封裝技術與 2021 年的封裝技術基本相同。

2000年的250mm²的晶片與2022年的250mm²晶片在電晶體數量、效能和成本方面有著難以置信的不同。摩爾定律每 2 年翻一番，表示電晶體數量增加了 2000 倍以上。顯然，現實並不那麼有利，但電晶體仍然增加了幾個數量級。在硬幣的另一面，封裝沒有享受同樣水平的增長。

在臺積電的 N7 節點上，AMD 的凸塊間距從約 200 微米變為 130 微米，IO 僅增加了 2。35 倍。如前所述，英特爾在 10 奈米工藝上從200 微米的凸點間距變為 100 微米，從而實現了更大的縮放。這仍然只會使 IO 增加 4 倍。2。35倍或4倍的增加是相對於電晶體數量增加的舍入誤差。

這帶來了pad（矽片的管腳）受限設計的概念。將舊設計轉移到新工藝節點時，設計本身可能會大幅縮小，但 IO 需求會阻止晶片尺寸縮小多少。由於需要 IO，裸片尺寸保持較大且留有空白空間。這些情況稱為pad limited，並且非常頻繁。

順便說一句，這不僅與將使用先進封裝的前沿有關，而且與圍繞汽車晶片和一般半導體短缺的討論有關。Intel 的執行長 Pat Gelsinger 認為，這些短缺的公司應該轉向 Intel 16nm 代工服務。

Pat Gelsinger表示，今天，我們宣佈在英特爾 16 和愛爾蘭工廠的其他節點上提供歐洲代工服務，我們相信這有機會幫助加速結束供應短缺，我們正在與汽車和其他行業合作幫助建立這些能力。但我也想說有些人可能會爭辯說，好吧，讓我們在舊節點上構建大部分汽車晶片。舊節點不需要一些舊晶圓廠嗎？我們是想投資過去還是想投資未來？

一個新的晶圓廠需要 4 到 5 年的時間才能建成並具有生產價值。不是解決今天的危機，投資於未來，不要選擇向後投資。相反，我們應該將所有設計遷移到新的現代節點，為未來增加供應和靈活性做好準備。

Intel的問題在於，當從古老的節點轉移到相對現代的節點時，這些設計將受到pad限制。由於每 mm²的成本較高，單位成本經濟學在這裡不起作用，因為由於pad有限，芯片面積不能很好地縮放。除了這些成本之外，由於必須在較新的節點上重新設計舊晶片和整個重新認證過程，因此一次性成本也很高。將舊晶片移到新節點的解決方案是不可行的。

那麼如何增加 IO 計數呢？

一種途徑是尋找使晶片更大的方法。面積越大，IO的空間就越大。這不是最佳途徑，但設計人員會經常增加晶片上的記憶體，以便在晶片上儲存更多資料。這反過來又在一定程度上減少了 IO 需求。AMD 最近的架構就是一個很好的例子，因為它們在 CPU 和 GPU 上都有巨大的快取。

AMD 將其命名為 InfinityCache（無線快取）。解決方案是透過提供大量的片上 SRAM 來儲存處理器中與計算最相關的資料，從而降低記憶體頻寬要求。在 GPU 領域，AMD 明確表示他們能夠透過新增無限快取將 GDDR6 匯流排大小從 384 位減少到 256 位。蘋果在這方面也很積極，在他們內部設計的處理器上塞滿了大量的快取。這些設計選擇的一個組成部分與功率有關，但很大一部分也是由於pad限制。

另一種途徑是新增各種專用電路以提高晶片效率。我們在大量的異構計算中看到了這一點。回到我們的Apple A15 晶片分析，令人驚訝的是 CPU 或 GPU 的專用區域如此之少。這是人們談論最多的兩個方面。Apple 沒有專注於這些營銷方面，而是將大量區域用於其他功能。雖然沒有標註，但右下角主要是影象訊號處理器。這塊巨大的部分正在做與拍照和影片相關的計算。還有另一個未標記的塊與媒體編碼和解碼相關的計算有關。在 SoC 周圍，可以找到這些相當小的統一矩形，它們是 SRAM 快取，可將更多資料儲存在晶片上，而不必進入記憶體。

這些工作負載不能在傳統CPU上執行。AI的模型越來越大，Facebook 的深度學習推薦系統模型有超過12萬億個引數。不斷膨脹的模型尺寸致力於讓你在應用上停留更長時間並點選更多廣告。谷歌開發了自己的晶片，用於人工智慧模型的訓練和推理，稱為 TPU。隨著 VCU（一種新型處理器）的出現，他們擴大了在晶片工作的研究，如果專用於同一任務，它能夠取代 1000 萬個 CPU。

亞馬遜有定製的網路晶片，也執行他們的管理程式和管理堆疊。他們擁有自己的晶片，專門用於AI 訓練、AI 推理、儲存控制和 CPU。當你檢視 Marvell 和 Broadcom ASIC 服務的重點時，就會發現，硬體設計和架構的分散性只會增加。

就連英特爾，這家認為每個工作負載都應該在 CPU 上執行的公司，也認識到唯一的前進道路是異構設計。與針對每項任務的通用 CPU 硬體不同，該行業正在採用常見的工作負載並專門為它們構建晶片。這使架構師能夠獲得更高的每單位矽效能。

長話短說，除了 CPU 之外，專用積體電路的異構整合是至高無上的。不過，更多記憶體和更多異構計算並不是萬能的。雖然透過增加記憶體和異構計算來增加晶片尺寸對於消除pad限制和提高能源效率非常有用，但這些都是要花錢的。很多錢。

更多的芯片面積意味著更多的引腳、更多的整合功能，但這也是成本失控的絕妙方法。並且晶片尺寸已經達到極限。例如，看看英偉達或英特爾的資料中心陣容。兩者都接近“標線限制”超過 5 年。即使他們願意，他們也無法繼續製造更大的晶片。晶片收縮已經大幅放緩，助長了這個問題。

因此，收縮已經放緩，晶片尺寸無法增長得更大，設計也受到pad的限制，這些是唯一的問題嗎？

不幸的是，不是。矽單元經濟學也遇到了障礙。半導體行業及其下游企業單槍匹馬地推動了整個經濟的通縮環境，抵消了其他地方的通脹行動。沒有它，80 年代以來的美國和歐洲將經歷無休止的滯脹。不過，這種變革性的通貨緊縮力量正在遇到障礙。半導體單位經濟沒有改善。事實上，將電晶體縮小到更小，它們甚至變得更糟。製造大晶片不僅昂貴，而且比之前的一代更昂貴。

這張來自 AMD 的圖表描繪了一幅非常病態的畫面。雖然每個節點的轉變並不相同，但很明顯，在 7nm 和 5nm 處，該行業已經達到了拐點。每產出平方毫米的成本增加幅度不是很小，而是很大。儘管節點轉換帶來了類似的密度增益，或者可能由於 SRAM 縮放速度放緩而更糟，但成本的增加並沒有跟上。與每電晶體成本相關的趨勢逆轉令業界震驚。這種逆轉具有巨大的影響，甚至導致無知的銀行家以此為理由，下調臺積電的評級，稱其估值過高。

摩根士丹利認為，由於摩爾定律正在放緩，電晶體成本縮放已經停止，臺積電的定價壓力將減弱。摩根士丹利透過一張可笑的圖表來證明這一點，該圖表顯示 5nm 的電晶體成本低於 7nm，這與業內專家形成鮮明對比。隨著 FinFET 節點的引入，每個電晶體的成本停滯不前，7nm 完全趨於穩定，而 5nm 則比以往任何時候都高。我們的讀者可以算一算，N7 晶圓約為 9500 美元，N5 晶圓約為16000 美元。蘋果的晶片尺寸幾乎沒有下降，但他們付了錢。

因此，每個電晶體的成本仍在增加，但對計算的需求比以往任何時候都增加。我們轉向異構架構進行反擊，但現在晶片設計過程要困難得多。該行業必須依靠許多擁有不同 IP 的團隊按時交付並將其整合在一起。Synopsys 和 Cadence 等 EDA 供應商在協助方面做得非常出色，但這還不夠。對於沒有超過 1000 萬個單元用例的任何人來說，一個可以購買特定應用 IP 或晶片並將其整合到硬體設計中的開放生態系統是必要的。即使對於這些公司，小晶片風格的系統架構也是答案。

隨著我們繼續收縮，預期收益率會緩慢下降。這是一個合乎邏輯的結論，因為每個連續的節點都會增加約 35% 的流程步驟。當前沿流程在數千個流程步驟中進行衡量時，錯誤開始迅速堆積。工業公司喜歡談論“Six Sigma”，但這對半導體制造來說還不夠。讓我們假設一個有 2000 個工藝步驟的過程，每個步驟的每 cm²缺陷數為Six Sigma。那麼D0（每 cm²缺陷率的行業術語）最終將是0。678。晶片越大，出現缺陷的可能性就越大。

如果這個假設的過程是構建英特爾的高階伺服器 CPU，Ice Lake。這將導致每個晶片有 4 個良好的裸片和 76 個有缺陷的裸片。現在考慮這個分析是在 cm²水平上完成的，並且在前沿工藝節點上每 cm²有數十億個電晶體。半導體行業比Six Sigma好得多。

除了尺寸的完美之外，還有什麼解決方案？

Chiplets——小晶片！將大籌碼分成許多小籌碼。

AMD 是這方面最受歡迎的例子，但這是整個行業的趨勢。AMD 可以設計 3 個晶片，一個CPU 核心小晶片和 2 個 IO 晶片。這 3 種設計覆蓋了很大一部分市場。同時，英特爾設計了 2 個 Alder Lake 桌上型電腦晶片和 3 個 Ice Lake 伺服器晶片，以服務於相同的潛在市場。因此，AMD 可以節省設計成本，製造比英特爾更多核心的 CPU，並節省收益成本。

要演示 yield 引數，請參見下表。AMD將 CPU 核心拆分為 8 個 CPU 核心小晶片。如果良率是 100%，英特爾將能夠以比 AMD 更低的每個 CPU 核心的成本製造核心。但相反，英特爾必須在每個 CPU 核心上花費更多，因為更大的晶片有更多的缺陷。下表有一些明顯的警告，其中最大的假設是缺陷晶片的收穫率為 0，並且英特爾和臺積電具有相同的 D0。這些假設都不是真的，這個練習是為了演示目的。

小晶片（Chiplet）很棒，但它不是孤立的解決方案。我們仍然遇到許多相同的問題。每個電晶體的成本仍在上升，設計成本飆升，由於需要更多 IO 來與其他晶片介面，小晶片被pad限制。由於 IO 限制，部分晶片無法拆分，因此晶片尺寸仍在達到峰值。

解決辦法是什麼？

先進封裝！

這就是我們要注意的地方，一些工具供應商將所有倒裝晶片封裝稱為“先進封裝”。SemiAnalysis 和大多數業內下游人士不會這麼說。因此，我們將所有凸點尺寸小於 100 微米的封裝稱為“先進”。

最常見的先進封裝類別稱為扇出。有些人會爭辯說它甚至不是先進的封裝，但那些人大錯特錯。以Apple 為例，他們將讓臺積電採用應用處理器晶片，並將其與 90 微米到 60 微米數量級的更密集凸塊封裝到重組或載體晶圓/面板上。與傳統倒裝晶片封裝相比，凸點密度大約高出 8 倍。

這種重組或載體晶圓/面板然後進一步展開 IO，因此得名扇出。然後將扇出封裝連線到主機板。矽晶片的設計可以減少對pad受限的擔憂，因為扇出處的pad較小。該封裝還可以封裝 DRAM 記憶體、NAND 儲存和 PMIC。整合扇出不僅有利於密度，而且它們還在封裝上保留了大量的晶片間 IO。否則，該 IO 將不得不以更大的IO 間距尺寸透過主機板進行介面。

整合扇出對於高效能應用程式變得越來越普遍，不僅僅是移動應用程式。增長最快的用例是在十多年來設計一直受到限制的事物的網路方面。AMD 將在其伺服器 CPU 和 GPU中非常積極地採用扇出。Tesla Dojo 1是整合扇出封裝的另一個引人注目的例子，但在晶圓級。SemiAnalysis透露，特斯拉將在釋出公告前使用這種包裝型別。

在先進封裝中，有 2。5D 和 3D 封裝。2。5D 涉及封裝在其他矽片上的矽片，但較低的矽片專用於佈線，沒有有源電晶體。這通常以55 微米到 50 微米的間距完成，因此凸點密度高出約 16 倍。最常見和最高容量的用例是具有 TSMC CoWoS（基板上晶圓上晶片）的 Nvidia 資料中心 GPU。臺積電將有源晶片封裝在只有互連和微凸點的晶圓上。然後使用傳統方法將這疊晶片封裝到基板上。

其他示例基本上包括每個帶有 HBM 的處理器。HBM 是作為一種階梯函式增加記憶體頻寬的方法而建立的，這種方法高於傳統形式的 DRAM。它透過使用更寬的記憶體匯流排來實現這一點。這些寬匯流排會產生與 IO 計數相關的問題，但 HBM 是從頭開始設計的，以便在同一包內共存。這顛覆了 IO 問題，同時也允許更緊密的整合。

2。5D 的更多示例包括基於Intel EMIB 的產品、Xilinx FPGA、AMD 最新的資料中心 GPU 和Amazon Graviton 3。

3D 封裝是將一個有源晶片封裝在另一個有源晶片之上。這最初由英特爾以 55 微米間距的邏輯矽一起發貨，但批次用例將在 36 微米及以下。臺積電和 AMD 將推出 17 微米間距的 3D堆疊 V-cache。該技術從凸塊過渡到矽通孔 （TSV），並且具有更大的擴充套件空間。

其他應用，例如索尼製造的 CMOS 影象感測器，其間距已經達到 6。3 微米。為了保持比較，36 微米間距的凸點密度高出 31 倍，17 微米間距實施的銅TSV 的 IO 密度將提高 138 倍，而索尼的6。3微米間距的CMOS影象感測器的IO密度比標準翻轉晶片高567倍。

這只是對主要封裝型別的基本解釋，但我們將深入研究本系列中的不同型別的封裝。對未來的封裝型別、工具以及工具供應商有很多不同的賭注。裝置和 IP 方面比人們乍一看想象的要興奮得多，但在我們深入研究之前，需要先解釋基礎知識。

對於即將到來的創新海洋，有很多可投資的想法和角度。摩爾定律的放緩正在推動根本性的變化。我們正處於先進封裝推動的半導體設計復興之中。

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